tests/bugs/modalg_6/bug27552_1

   1 puts "=========="
   2 puts "OCC27552"
   3 puts "=========="
   4 puts ""
   5 #######################################
   6 # Wire creation fails depending on the order of edges
   7 #######################################
   8
   9
  10 vertex v1 0 0 0
  11 vertex v2 -100 0 100
  12 vertex v3 100 0 100
  13 vertex v4 0 0 -100
  14 vertex v5 -100 0 -200
  15
  16 edge e1 v2 v1
  17 edge e2 v3 v1
  18 edge e3 v1 v4
  19 edge e4 v4 v5
  20
  21 wire w1 -unsorted e1 e2 e3 e4
  22 checkshape w1
  23 checknbshapes w1 -vertex 5 -edge 4
  24
  25 wire w2 -unsorted e1 e4 e3 e2
  26 checkshape w2
  27 checknbshapes w2 -vertex 5 -edge 4
  28
  29 wire w3 -unsorted e2 e1 e3 e4
  30 checkshape w3
  31 checknbshapes w3 -vertex 5 -edge 4
  32
  33 wire w4 -unsorted e4 e3 e2 e1
  34 checkshape w4
  35 checknbshapes w4 -vertex 5 -edge 4
  36
  37 wire w5 -unsorted e4 e3 e1 e2
  38 checkshape w5
  39 checknbshapes w5 -vertex 5 -edge 4
  40
  41 wire w6 -unsorted e3 e1 e2 e4
  42 checkshape w6
  43 checknbshapes w6 -vertex 5 -edge 4